• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明揭示諸如用於保護電路免受靜電放電事件之電路、積體電路、設備及方法。在一例示性方法中，使用由形成於一半導體摻雜井中之一電晶體(其與一閘流器之基極共用該半導體摻雜井)提供之洩漏電流觸發該閘流器以將電流自一信號節點傳導至一參考電壓節點。該等洩漏電流係回應於該信號節點處之一雜訊事件(例如，靜電放電(ESD)事件)，且增加該半導體摻雜井之電壓以正向偏壓該閘流器之基極及集極。所觸發的閘流器將由該ESD事件所致之電流傳導至該參考電壓節點。
    公开号:TW201314861A
    申请号:TW101130697
    申请日:2012-08-23
    公开日:2013-04-01
    发明作者:xiao-feng Fan；Michael D Chaine
    申请人:Micron Technology Inc；
    IPC主号:H02H9-00
    专利说明:
    結合靜電放電保護電路及方法
    本發明之實施例大體上係關於積體電路，且更特定言之，在所圖解說明之實施例之一或多者中，係關於使一I/O驅動器與一靜電放電保護電路結合之電路。
    積體電路可透過輸入節點、輸出節點或輸入/輸出節點(諸如接合襯墊、輸入襯墊、輸入/輸出接腳、晶粒端子、晶粒襯墊、接觸襯墊等等)連接至「外界」。通常組態為一反相器或複數個反相器之緩衝器電路內插於此等節點與積體電路之主動電路之間。該緩衝器電路通常包含應受保護免受超過限值電條件(例如，處置、測試及操作積體電路期間由靜電放電(ESD)引起的電壓及/或電流)之電晶體。使一裝置經受ESD被稱為一ESD事件。一ESD事件係可導致損壞未經適當地保護之積體電路之電路之一超過限值電條件之一實例。通常，一ESD保護電路與該等上述節點之一者相關聯。
    典型的ESD保護電路包含提供一低阻抗導電路徑給諸如接地之一參考電壓及/或諸如VCC之一電壓供應器以在損壞積體電路之運算電路之前耗散(例如，分流)與ESD事件相關聯之電壓及/或電流之電路。作為具有形成一反相器之一上拉電晶體及一下拉電晶體之一輸出電路之一習知保護電路之一實例，一個二極體可與該上拉電晶體並聯耦合，一個二極體可與該下拉電晶體並聯耦合，且一ESD夾鉗可耦合於VCC與接地之間。在此情況中，例如，若提供來自一ESD事件之一大的正電壓(相對於諸如接地之一參考電壓)給輸出節點，則瞬變ESD電流可向上流過與該上拉電晶體並聯耦合之二極體，且流過該ESD夾鉗而至接地。該瞬變ESD電流亦可透過驅動器電路之下拉電晶體自輸出節點直接流至接地。可類似地耗散與一大的負電壓(相對於諸如接地之一參考電壓)相關聯之一瞬變ESD電流。
    雖然一些電晶體可在不損壞電路組件之情況下能夠分流一些瞬變ESD電流，但是其他電晶體還是可能由於任何ESD電流而損壞。例如，高速輸入或輸出電路(或其他特製電路組件)幾乎無法容忍任何瞬變ESD電流。換言之，一些電路不一定自保護。還有，由於半導體裝置繼續縮小，其等變得更易於發生ESD事件且較無法容忍ESD事件。而且，即使電晶體或其他電路組件可容忍小位準的瞬變ESD電流及/或電壓，二極體或其他保護電路元件之觸發電壓亦可高於(例如)電晶體之崩潰電壓。在此情況中，除二極體以外亦可增加專用ESD電路以有助於將ESD電壓及/或電流位準夾鉗在電晶體之崩潰電壓或崩潰電流以下。
    一些專用ESD電路包含展現出一「突返」特性之電路組件。一般而言，一突返特性提供一觸發條件，該觸發條件在被超過時導致電路進入一低阻抗狀態。當一節點上之電條件超過一保持條件時，維持該低阻抗狀態。具有突返特性之習知電路之實例包含閘流器(諸如矽控整流器(SCR))及過驅動金氧半導體(MOS)電晶體。
    在使用一突返電路設計一適當保護電路時，觸發條件必須足夠低以在運算電路發生一崩潰條件之前提供保護。具有一設定觸發條件及亦通常具有一設定保持條件之習知電路之實例包含二極體觸發SCR(DTSCR)。然而，一旦設定，調整(例如，改變、變更等等)該觸發條件通常需要重新設計保護電路。即，保護電路通常係「硬佈線式」且在製造積體電路之後不再修改。還有，ESD保護及對閂鎖條件的保護之觸發條件通常係不同的，因此，具有一觸發條件設定保護某個條件的一保護電路可能無法保護其他超過限值電條件。此外，增加一專用ESD電路可增加出現在輸入或輸出節點處之電容，這在高速I/O電路中將無法接受。除展現出低電容以外，高速應用之適當保護電路在一些情況中可能必須能夠耗散高位準的電流、在快速瞬變回應時間下接通，且不引起非所要的閂鎖效應。
    下文陳述特定細節以提供對本發明之實施例之一足夠的理解。然而，熟習此項技術者將明白，本發明之實施例可在無此等特定細節下實踐。此外，本文描述之本發明之特定實施例藉由實例提供且不應用來將本發明之範疇限於此等特定實施例。在其他例項中，未詳細展示熟知電路、控制信號、時序協定及軟體操作以避免不必要地混淆本發明。
    圖1圖解說明根據本發明之一實施例之一輸出電路100。該輸出電路100包含一驅動器電路110及一保護電路120。該輸出電路100經組態以在一輸入節點處接收一輸入信號IN並至少部分回應於該IN信號而提供一輸出信號OUT給一輸出節點140。該等輸入及輸出節點可表示該輸出電路100之信號節點。該輸出節點140可表示曝露於一周圍環境之一積體電路之一輸出節點。
    在圖1之實施例中，該驅動器電路110圖解說明為由一上拉電晶體112及一下拉電晶體114形成之一反相器。該上拉電晶體112可為一p通道場效電晶體(pFET)，且該下拉電晶體114可為一n通道FET(nFET)。該驅動器電路可反相該IN信號，緩衝及/或放大該IN信號，並在該IN信號穿過諸如一保護電路120之一些其他電路之後直接或間接提供該OUT信號給該輸出節點140。在一些實施例中，該驅動器電路可包含複數個反相器，或可為準備一輸入信號(例如，該IN信號)提供給一輸出節點之任何種類的電路。
    在圖1中展示與該驅動器電路110並聯耦合之一保護電路120經組態以有助於保護該驅動器電路110免受有害事件。例如，該保護電路120可有助於保護該驅動器電路110之電晶體112、114免受靜電放電(ESD)或其他電雜訊或磁雜訊事件。雖然ESD或其他雜訊可來自積體電路內之任何來源(諸如一過電壓或過電流事件)，但是其亦可經由該輸出節點140或其他外部節點來自一外部源。例如，若一使用者使一手指或一金屬部分或任何其他物體觸摸該輸出節點140，則該接觸可包含一ESD事件。該保護電路120可有助於耗散(例如，分流)與ESD或其他事件相關聯之電壓及/或電流。該保護電路120可進一步有助於限制(例如，夾鉗)電壓及/或電流。在一些情況中，該驅動器電路110之電晶體之一或兩者亦可分流一些電流，但是在其他情況中若該等電晶體經受電壓及/或電流，則該等電晶體可能脆弱且易發生故障。例如，在具有作為一高速輸出驅動器電路(具有薄閘極氧化物電晶體)之一驅動器電路110之實施例中，該等電晶體不一定能夠充分地耗散該ESD事件且因此而損壞。
    該保護電路120可包含若干不同裝置之任一裝置。例如，該保護電路可包含一或多個二極體及/或一或多個閘流器(例如，SCR)。該保護電路亦可包含一或多個互補FET、電阻器或能夠耗散電壓及/或電流之任何其他組件。在一些實施例中，該保護電路120可包含一VCC接地ESD夾鉗。雖然圖1圖解說明一保護電路120與該驅動器電路110並聯，但是一保護電路亦可經安置與該驅動器電路之電晶體串聯或甚至與該驅動器電路之電晶體合併，如下文更詳細論述。還有，雖然圖1描述一積體電路之一輸出電路100，但是一積體電路內之輸入電路及其他電路亦可易受ESD或其他雜訊影響。為方便起見，下文更詳細地描述該輸出電路之保護電路，但是應瞭解本文揭示之概念亦適用於一積體電路中之輸入電路或其他內部電路，且不限於輸出電路。
    圖2圖解說明根據本發明之一實施例之一輸出電路200。該輸出電路200包含一驅動器電路210及一保護電路220。該驅動器電路210類似於圖1中所示之驅動器電路，且包含上拉電晶體212及下拉電晶體214。該保護電路220包含彼此並聯且與該驅動器電路210之上拉電晶體212並聯之二極體222及一ESD電路226。該保護電路220亦包含彼此並聯且與該下拉電晶體214並聯之二極體224及一ESD電路228。若該輸出電路200之一輸出節點240上發生一ESD事件，則該等ESD電路226、228可有助於分流ESD電流，藉此保護該驅動器電路210中之電晶體212、214免受ESD電流及/或電壓。在一些實施例中，亦可增加一VCC-接地ESD夾鉗(圖2中未展示)作為該保護電路220之部分。該保護電路220對各種ESD條件提供電流路徑。例如，該保護電路220經組態以將電流自該輸出節點240傳導至諸如一參考電壓節點(例如，一接地節點)及一電壓供應器節點(例如，一VCC節點)之電力節點。該保護電路220進一步經組態以將電流自該電壓供應器節點傳導至該參考電壓節點且自該參考電壓節點傳導至該電壓供應器節點。
    在操作中，該保護電路220藉由分流由一ESD事件所致之至少一些電流(而非使該等電晶體212、214管理該電流)保護該驅動器電路210。例如，該保護電路220將回應於提供給該輸出節點240之一正(相對於VCC及接地)ESD電壓，分別透過該二極體222(即，電流I3)及ESD電路228(即，電流I1)將電流自該輸出節點240傳導至該電壓供應器節點及/或傳導至該參考電壓節點。該保護電路220亦將回應於提供給該輸出節點240之一負(相對於VCC及接地)ESD電壓，分別透過該ESD電路226(即，電流I2)及二極體224(即，電流I4)將電流自該輸出節點240傳導至該電壓供應器節點及/或傳導至該參考電壓節點。
    雖然圖2圖解說明該保護電路分別針對該上拉電晶體212及該下拉電晶體214之各者包含一ESD電路226、228，但是該保護電路亦可包含一ESD電路以對該上拉電晶體212或該下拉電晶體214提供ESD保護。例如，在一些實施例中，該保護電路可包含用於該下拉電晶體214之ESD電路228，但不包含ESD電路226。相反地，在其他實施例中，該保護電路可包含用於該上拉電晶體212之ESD電路226，但不包含ESD電路228。若要求減小該保護電路之大小，則可使用此等實施例。此外，若該上拉電晶體或該下拉電晶體經組態以具有足夠的ESD自保護，則該保護電路可能無需進一步包含用於該電晶體之一額外ESD電路。
    圖3圖解說明根據本發明之一實施例之一輸出電路300。該輸出電路300可包含於一I/O電路中。該輸出電路300包含一驅動器電路310及一保護電路320。該驅動器電路310包含上拉電晶體312及下拉電晶體314。該保護電路320包含與該上拉電晶體312並聯耦合之一矽控整流器(SCR)350且進一步包含與該下拉電晶體314並聯耦合之一SCR 355。該SCR 350進一步提供耦合至一參考電壓節點(例如，接地及輸出節點340)之二極體324。該SCR 355進一步提供耦合至輸出節點340及一電壓供應器節點(例如，VCC)之二極體322。該等二極體324及322分別表示圖2之二極體224及222。該輸出電路300尤其可有用於高速切換應用。該驅動器電路310之部分與該保護電路320之部分合併，而非具有與該驅動器電路相異之一ESD或其他保護電路。例如，該輸出電路300之上拉電晶體312及下拉電晶體314可與用作保護電路之SCR 350、355合併。
    在一些實施例中，該輸出電路300可具有與該上拉電晶體312合併之SCR 350。如下文將結合圖4解釋，該SCR 350與該上拉電晶體「合併」，其中該上拉電晶體之本體與該SCR 350之至少一部分共用一n井361。返回圖3，然而，該SCR 350可顯現為包含兩個雙極性接面電晶體(BJT)352、353及二極體324：一第一BJT 352可為一pnp型BJT，其中其射極耦合至電壓供應器節點(例如，VCC)，其基極耦合至一第二npn型BJT 353之集極，且其集極耦合至該第二BJT 353之基極且進一步耦合至一參考電壓節點(例如，接地)。該第二BJT 353之射極可耦合至該輸出節點340，從而進一步提供二極體324。
    雖然圖3圖解說明該第一BJT 352及該第二BJT 353為分離裝置，但是如圖4中圖解說明且如下文論述，該兩個BJT352、353不一定分離，反而可共用摻雜區域且因此形成一p-n-p-n型閘流器，而非形成兩個相異BJT。例如，該第一BJT 352之基極在一積體電路上可共用與該第二BJT 353之集極相同之摻雜區域(一n井361)，且該第一BJT 352之集極在該積體電路上可共用與該第二BJT 353之基極相同之摻雜區域(一p井362)。該二極體324可包括該p井362及用作該第二BJT 353之射極之一n+區域363。此外，如上提及，該上拉p型電晶體312之本體可形成於其中形成該第一BJT 352之基極及該第二BJT 353之集極之n井361中。
    該輸出電路300亦可包含與一下拉電晶體314合併之一SCR 355。如下文將結合圖4解釋，該SCR 355與該下拉電晶體314「合併」，其中該下拉電晶體之本體可與該SCR 355之至少一部分共用一n井371。返回圖3，然而，該SCR 355可顯現為包含兩個雙極性接面電晶體(BJT)357、358：一第三BJT 357可為一pnp型BJT，其中其射極耦合至該輸出節點340，其基極繫至一第四npn型BJT 358之集極(其可繫至VCC)，且其集極繫至該第四BJT 358之基極。該第四BJT 358之射極可繫至接地。該二極體322藉由耦合至該輸出節點340及VCC之第三BJT 357之射極-基極提供。
    雖然圖3圖解說明該第三BJT 357及該第四BJT 358為分離裝置，但是如圖4中圖解說明且如下文論述，該兩個BJT 357、358不一定分離，反而可共用摻雜區域且因此形成一p-n-p-n型閘流器，而非形成兩個相異BJT。例如，該第三BJT 357之基極在一積體電路上可共用與該第四BJT 358之集極相同之摻雜區域(一n井371)，且該第三BJT 357之集極在該積體電路上可共用與該第四BJT 358之基極相同之摻雜區域(一p井372)。該二極體322可包括該n井371及用作該第三BJT 357之射極之一p+區域370。此外，該下拉n型電晶體314之本體可共用作為該第三BJT 357之集極及該第四BJT 358之基極之p井372。
    在操作中，該SCR 350提供自VCC及接地至該輸出節點340之電流路徑(即，分別為電流I2及I4)，且該SCR 355提供自該輸出節點340至接地及VCC之電流路徑(即，分別為電流I1及I3)。如已知，SCR在觸發時展現出一「突返」電流-電壓關係。有利的是，該等SCR 350、355之突返特性用以保護該等電晶體312、314。該驅動器電路310之電晶體312、314可分別用作該等SCR 350、355之觸發電路，從而可有效地降低該等SCR 350、355之觸發電壓；此外，如下文論述，該等觸發電壓甚至可進一步透過基極調變而有效地降低該等觸發電壓。因此，該等SCR 350、355可在一足夠低電壓下觸發以傳導由一ESD事件所致的電流且進一步將跨該等電晶體312、314之電壓夾鉗至一足夠低電壓以防止該ESD事件損壞該等電晶體312、314。
    圖4圖解說明圖3之根據實施於三井結構(其中一n井及一p井在一N盆內)中之本發明之一實施例之輸出電路300之一橫截面視圖。該n井及該N盆摻雜有一n型摻雜劑且該p井摻雜有一p型摻雜劑。然而，在一些實施例中，該輸出電路300可實施於一本質基板晶圓上之一雙井結構中。
    除圖解說明上文描述之SCR 350、355之一橫截面視圖以外，圖4亦圖解說明該上拉驅動器電晶體312及該下拉驅動器電晶體314。該上拉電晶體312包含一閘極364、耦合至VCC之一源極360(共用與上文描述之第一BJT 352之射極相同之摻雜區域)及耦合至該輸出節點340之一汲極365。還有，該下拉電晶體314包含一閘極375、耦合至該輸出節點340之一汲極374、及耦合至接地之一源極373(共用與上文描述之第四BJT 358之射極相同之摻雜區域)。圖4亦圖解說明該n井361透過一n+摻雜區域366耦合至VCC(有效地產生圖3中所示之電阻R1)，且亦圖解說明該p井372透過一p+摻雜區域377耦合至接地(有效地產生圖3中所示之電阻R2)。
    該輸出電路300可在一相對較低電容負載下提供ESD保護。耦合至該輸出節點340之作用區域類似於僅具有一習知ESD二極體方案中之作用區域，因此提供一低輸出節點電容。雖然嵌入該輸出電路內之上拉電晶體312及下拉電晶體314不一定能夠單獨處置ESD電流及/或電壓，但是緊密耦合之SCR 350、355可藉由ESD事件(如下文解釋)觸發且可夾鉗過電壓及/或分流過電流以保護形成該驅動器電路310之電晶體312、314。
    在操作中，該輸出電路300中之SCR 350、355可藉由(例如)一ESD事件觸發(例如，開啟)。參考該SCR 355及該下拉電晶體314，若提供給該輸出節點340之一ESD電壓超過一ESD事件期間之一觸發電壓，則該電晶體314可進入導致一洩漏電流之一條件(例如，該本體372-汲極374接面之反向偏壓)，由於該洩漏電流穿過電阻R2而至接地，所以該洩漏電流增加該p井372之電壓。由於該p井372之電壓增加，該第四BJT 358之基極(372)-射極(373)接面可變成正向偏壓。該第四BJT 358之一所得集極(371)電流減小該第三BJT 357之基極(371)之電壓，且提供給該輸出節點340之ESD電壓正向偏壓該第三BJT 357之射極(370)-基極(371)接面以觸發該SCR 355「開啟」，藉此自其先前高阻抗狀態切換為一低阻抗狀態。該ESD電流接著可流入該該p井372中，且自該p井372，該ESD電流可由於該第四BJT 358之基極(372)-射極(373)接面之正向偏壓(即，電流I1)而分流至接地。換言之，該電晶體314可用作該SCR 355之一觸發元件，此係因為隨著一正ESD電壓施加於該輸出節點340，該電晶體314進入一反向偏壓條件。該反向偏壓條件導致自該輸出節點340流過該p井372且流至接地之一洩漏電流，該洩漏電流由於該電阻R2而增加該第四BJT 358之基極372之電壓且繼而降低該SCR 355之觸發點。
    參考該SCR 350及該上拉電晶體312，若提供給該輸出節點340之一ESD電壓比一ESD事件期間之一觸發電壓為更小之負值，則該電晶體312可進入導致一洩漏電流之一條件(例如，該汲極365-本體361接面之反向偏壓)，該洩漏電流由於其穿過電阻R1至該輸出節點340而降低該n井361之電壓。由於該n井361之電壓降低，該第一BJT 352之基極(361)-射極(360)接面可變成正向偏壓。該第一BJT 352之一所得集極(362)電流增加該第二BJT 353之基極(362)之電壓，且提供給輸出節點340之ESD電壓正向偏壓該第二BJT 353之基極(362)-射極(363)接面以觸發該SCR 350「開啟」，藉此自其先前高阻抗狀態切換為一低阻抗狀態。歸因於施加於該輸出節點處之低於接地ESD電壓，該ESD電流接著可自VCC流入該p井362中且流至該輸出節點340(即，電流I2)。換言之，該電晶體312可用作該SCR 350之一觸發元件，此係因為隨著一負ESD電壓施加於該輸出節點340，該電晶體312進入一反向偏壓條件。該反向偏壓條件導致自該VCC流過該n井361且流至該輸出節點340之一電流，該電流由於該電阻R1而降低該第二BJT 353之集極361之電壓且繼而降低該SCR 350之觸發點。
    此外，在導致提供給該輸出節點340之一正電壓之一ESD事件期間，SCR 355之二極體322分流自該輸出節點340至VCC之電流(即，電流I3)且夾鉗跨該上拉電晶體312之電壓以防止損壞。在導致提供給該輸出節點340之一負電壓之一ESD事件期間，SCR 350之二極體324分流自接地至該輸出節點340之電流(即，電流I4)且夾鉗跨該下拉電晶體314之電壓以防止損壞。
    雖然圖3及圖4圖解說明一SCR 350與該上拉電晶體312合併及一SCR 355與該下拉電晶體314合併之輸出電路300之一實施例，但是在一些實施例中，該輸出電路300可僅具有與該上拉電晶體312或該下拉電晶體314合併之一SCR。例如，該輸出電路300可僅具有與該下拉電晶體314合併之一SCR，該下拉電晶體314藉由一n型電晶體形成，此係因為n型電晶體通常比(例如)可用於一上拉電晶體之一p型電晶體對ESD事件更敏感。換言之，雖然在一些例項中一p型電晶體可經製造使得其容忍特定ESD事件，但是一對應的n型電晶體可能更難以容忍該等ESD事件。因此，該輸出電路300可包含與該驅動器電路310之電晶體312、314之一或兩者合併之一或兩個SCR。
    還有，雖然圖3及圖4展示形成於兩個不同的N盆369及379中之兩個SCR電晶體結合電路，但是在一些實施例中，兩個SCR電晶體結合電路可形成於一單個N盆中。此外，在一些但非全部實施例中可對圖3及圖4中所示之輸出電路300增加一VCC-接地ESD夾鉗(未展示)以進一步改良裝置之ESD特性。
    此外，雖然該等SCR 350、355各自圖解說明為一對BJT，但是其等各自可為如上提及之一單個p-n-p-n裝置。例如，該第一SCR 350可被視為一p(360)-n(361)-p(362)-n(363)裝置，而該第二SCR 355可為一p(370)-n(371)-p(372)-n(373)裝置。
    圖5圖解說明根據本發明之另一實施例之一輸出電路500。該輸出電路500類似於圖3中所示之輸出電路300，且包含一驅動器電路510及一保護電路520。然而，圖5中所示之輸出電路500亦包含控制電路580、585。該等控制電路可調變n井561及p井572之有效電阻以在(例如)ESD事件期間設定SCR 550、555之一第一(例如，低)觸發點，或在(例如)通電週期及正常操作期間設定該等SCR之一第二(例如，高)觸發點。
    輸出電路500之操作可與輸出電路300之操作相似之處在於：該SCR 550在觸發時提供自VCC及接地至該輸出節點540之電流路徑，且該SCR 555在觸發時提供自該輸出節點540至接地及VCC之電流路徑。如同圖3中之輸出電路300，該輸出電路500之電晶體512、514可分別用作該等SCR 550、555之觸發電路。如上所述，該等電晶體512、514有效地降低該等SCR 550、555之觸發電壓，此係因為在一ESD事件期間流過該等電晶體之基極之洩漏電流歸因於n井561及p井572之固有電阻而增加該等井之電壓，且增加之井電壓繼而分別降低該等SCR 550、555之觸發點。
    然而，圖5中之輸出電路500中之控制電路580、585容許有選擇性地增加該n井561及該p井572之有效電阻使其超出其等固有電阻以在(例如)ESD事件期間進一步降低SCR觸發點。藉由增加該n井561及該p井572之有效電阻，該控制電路增加該等井之電壓，此係因為流過各自井之洩漏電流在電阻增加的同時保持相同。換言之，藉由增加井電阻(例如，藉由經由一控制電路增加額外電阻)，該等控制電路580、585降低升高該井之電壓所需要的洩漏電流量。n井及p井之增加的電壓繼而可導致該等SCR 550、555在施加於該輸出節點540處之一較低ESD電壓下觸發。
    該等控制電路580、585亦容許該等井561、572之有效電阻(例如)在通電後且在正常操作期間保持在其等固有位準，使得該等SCR 550、555並未基於可發生在該輸出電路500之特定操作週期期間的可接受正常的電力突波而觸發。若該電力突波具有可引起損壞該等輸出電路之相對較高電壓及/或電流位準，或若存在一ESD事件，則該等控制電路將捕獲此等變化並切換模式以對該等井561、572提供高電阻以容許該等SCR在低電壓下觸發。在一些實施例中，該等控制電路可容許在一若干值範圍內改變一或多個井之有效電阻。
    作為可如何操作具有該等控制電路580、585之輸出電路500之一實例，該等控制電路可在該輸出電路500關閉的同時增加井電阻(藉此降低SCR觸發點)。具有一低SCR觸發點可增加該輸出電路之ESD敏感度，繼而可促進耗散處置或測試該裝置期間由一ESD事件產生之非所要電流。當該輸出電路500通電時，該等控制電路580、585可降低井電阻(藉此增加SCR觸發點)。具有一較高SCR觸發點可防止該輸出電路將一電力突波解釋為一ESD事件。當該裝置開啟且在一穩定狀態中時，該等控制電路580、585可經調諧以捕獲正常操作期間之高電壓/電路事件(例如，ESD事件及極端電力突波)，且接著視需要再次增加井電阻以再次降低SCR觸發點。
    圖6圖解說明可用以至少部分基於一CNTRL信號調變一積體電路中之一井區域之有效電阻之一控制電路600之一實施例。該控制電路600包含與一n通道FET 604並聯耦合之一電阻602，其中該CNTRL信號施加於該nFET之閘極。在一些實施例中，該nFET之本體可耦合至耦合有該nFET之源極之相同電壓節點。在一些實施例中，該電阻實施為一相對較高電阻(例如，50千歐姆至100千歐姆)。圖5之控制電路580、585可實施為圖6之控制電路600以調變該等SCR 550、555之觸發點。
    為方便起見，控制電路600之操作將如其實施為圖5之輸出電路500之控制電路585一般來論述。在CNTRL=0伏特之一第一條件下，該控制電路600之nFET 604表現為一開路，藉此呈現出由電阻602提供至p井572之一增加的電阻。該增加的電阻可增加該p井572之總有效電阻，且因此降低正向偏壓該基極572至射極573接面所需要的電流，藉此降低該SCR 555之觸發電壓。相比而言，若CNTRL>0伏特，則該nFET 604變得導電，且該p井572之總電阻將會降低，藉此增加正向偏壓該基極572至射極573接面所需要的電流且增加該SCR 555之觸發電壓。當CNTRL=VCC伏特時，該控制電路之nFET 604可完全開啟，實質上充作一低電阻路徑(例如，一短路)。在此情況中，該p井572之有效電阻可近似與該井之固有電阻相同。
    如上所述，當一積體電路未通電時，該CNTRL信號可幾乎為0伏特，從而導致該p井572之電阻為大，從而可導致該SCR 555之觸發電壓為低。此可對該輸出電路500提供較大的ESD保護，此係因為觸發該SCR以給來自一ESD事件之過電流/電壓放電可能所需要的電流及/或電壓較低。然而，在該積體電路通電之後，可升高該CNTRL信號以減小藉由該控制電路增加之電阻，從而可增加該SCR之觸發電壓且對應地增加該輸出電路之閂鎖抗擾性。在一些實施例中，當正常操作期間捕獲到一ESD事件或極端電力突波/雜訊時可減小該CNTRL信號以再次增加該井572之電阻，且藉此降低該SCR 555之觸發電壓。
    雖然控制電路600之上述論述描述一固定電阻602與一nFET 604並聯，但是如本技術中已知，該控制電路600可具有其他組態，諸如一可變電阻器或其他可變阻抗組件。
    圖7圖解說明根據本發明之另一實施例之一輸出電路700。除了控制電路790耦合於上拉電晶體712之汲極765與輸出節點740之間且一控制電路795耦合於下拉電晶體714之汲極774與輸出節點740之間以外，該輸出電路700類似於圖3中之輸出電路300或圖5中之輸出電路500。增加控制電路790及795給該輸出電路700可容許調諧該等上拉及下拉電晶體之驅動強度，且與不具備控制電路790、795之輸出電路相比亦可減小針對一給定ESD電壓而流過該等電晶體之ESD電流。可使用該輸出電路700之習知電路(例如，晶粒上終止(ODT)電阻)實施該控制電路。在一些實施例中，輸出電路700可僅具有該等控制電路790、795之一者、該等控制電路二者或不具備該等控制電路。
    圖8圖解說明根據本發明之一實施例之一記憶體800之一部分。該記憶體800包含一記憶體單元陣列802，該等記憶體單元可為(例如)DRAM記憶體單元、SRAM記憶體單元、快閃記憶體單元或一些其他類型的記憶體單元。該記憶體800包含一命令解碼器806，該命令解碼器806透過一命令匯流排808接收記憶體命令並在該記憶體800內產生對應的控制信號以實行各種記憶體操作。列及行位址信號透過一位址匯流排820施加於該記憶體800並提供給一位址鎖存器810。接著該位址鎖存器輸出一分離列位址及一分離行位址。
    藉由該位址鎖存器810分別提供列及行位址給一列位址解碼器822及一行位址解碼器828。該行位址解碼器828選擇延伸穿過該陣列802且對應於各自行位址之位元線。該列位址解碼器822連接至啟動該陣列802中對應於所接收之列位址之記憶體單元之各自列之字線驅動器824。對應於一所接收之行位址之所選擇之資料線(例如，一位元線或若干位元線)耦合至一讀取/寫入電路830以經由一輸入-輸出匯流排840提供讀取資料給一資料輸出電路834。耦合至該資料輸出電路834之一輸出襯墊842係用於電耦合至該記憶體800。寫入資料透過一資料輸入電路844及該記憶體陣列讀取/寫入電路830施加於該記憶體陣列802。耦合至該資料輸入電路844之一輸入襯墊846係用於電耦合至該記憶體800。該命令解碼器806回應於施加於該命令匯流排808之記憶體命令以對該記憶體陣列802執行各種操作。特定言之，該命令解碼器806係用以產生內部控制信號以自該記憶體陣列802讀取資料且將資料寫入該記憶體陣列802。
    在一些實施例中，該輸出電路834及該輸入電路844包含分別與輸出及輸入緩衝器合併之ESD保護電路836及848，諸如SCR。當一相對較高電壓/較高電流信號施加於該輸出襯墊842或該輸入襯墊846時，該等ESD保護電路836及848保護該記憶體800之電路免受(諸如)一ESD事件。此外，如先前論述，該等ESD保護電路836、848可容許調變包含於該等保護電路中之SCR之觸發條件。在一些實施例中，如先前論述，該等ESD保護電路836、848可用於該記憶體800之通電序列。即，當未施加電力於該記憶體800時，該等保護電路836、848之觸發條件相對較低。相比而言，在通電期間或在施加電力於該記憶體800之後，相對於未施加電力將該等保護電路836、848之觸發條件調變為較高觸發條件。
    就前述應明白，雖然本文已針對圖解說明之目的描述本發明之特定實施例，但是亦可在不脫離本發明之精神及範疇之情況下作出各種修改。例如，圖3、圖5及圖7圖解說明包含用於上拉電晶體312及下拉電晶體314二者之類似ESD電路之一保護電路之實施例。然而，該等保護電路之ESD電路並不限於具有相同的設計，且可為不同設計並包含彼此不同的電路。例如，在一些實施例中，該保護電路包含與該下拉電晶體並聯耦合之一SCR且使用與該上拉電晶體312並聯耦合之一不同電路，例如其他閘流器、MOS電路或其他電路。同樣地，在其他實施例中，該保護電路包含與該上拉電晶體並聯耦合之一SCR且使用與該下拉電晶體並聯耦合之一不同電路。因此，本發明僅受限於隨附申請專利範圍。
    100‧‧‧輸出電路
    110‧‧‧驅動器電路
    112‧‧‧上拉電晶體
    114‧‧‧下拉電晶體
    120‧‧‧保護電路
    140‧‧‧輸出節點
    200‧‧‧輸出電路
    210‧‧‧驅動器電路
    212‧‧‧上拉電晶體
    214‧‧‧下拉電晶體
    220‧‧‧保護電路
    222‧‧‧二極體
    224‧‧‧二極體
    226‧‧‧靜電放電電路
    228‧‧‧靜電放電電路
    240‧‧‧輸出節點
    300‧‧‧輸出電路
    310‧‧‧驅動器電路
    312‧‧‧上拉電晶體/上拉p型電晶體/上拉驅動器電晶體
    314‧‧‧下拉電晶體/下拉p型電晶體/下拉驅動器電晶體
    320‧‧‧保護電路
    322‧‧‧二極體
    324‧‧‧二極體
    340‧‧‧輸出節點
    350‧‧‧矽控整流器
    352‧‧‧第一雙極性接面電晶體
    353‧‧‧第二雙極性接面電晶體/第二npn型雙極性接面電晶體
    355‧‧‧矽控整流器
    357‧‧‧第三雙極性接面電晶體
    358‧‧‧第四雙極性接面電晶體
    360‧‧‧第一雙極性接面電晶體之射極/上拉電晶體之源極
    361‧‧‧n井/本體/第一雙極性接面電晶體之基極
    362‧‧‧第一雙極性接面電晶體之集極/第二雙極性接面電晶體之基極/p井
    363‧‧‧n+區域/第二雙極性接面電晶體之射極
    364‧‧‧上拉電晶體之閘極
    365‧‧‧上拉電晶體之汲極
    366‧‧‧n+摻雜區域
    367‧‧‧接地
    369‧‧‧N盆
    370‧‧‧p+區域/第三雙極性接面電晶體之射極
    371‧‧‧n井/第三雙極性接面電晶體之基極/第四雙極性接面電晶體之集極
    372‧‧‧p井/第四雙極性接面電晶體之基極/本體
    373‧‧‧下拉電晶體之源極/第四雙極性接面電晶體之射極
    374‧‧‧下拉電晶體之汲極
    375‧‧‧下拉電晶體之閘極
    376‧‧‧電壓供應器節點(VCC)
    377‧‧‧p+摻雜區域
    379‧‧‧N盆
    500‧‧‧輸出電路
    510‧‧‧驅動器電路
    512‧‧‧電晶體
    514‧‧‧電晶體
    520‧‧‧保護電路
    540‧‧‧輸出節點
    550‧‧‧矽控整流器
    555‧‧‧矽控整流器
    561‧‧‧n井
    567‧‧‧接地
    572‧‧‧p井/基極
    573‧‧‧射極
    580‧‧‧控制電路
    585‧‧‧控制電路
    600‧‧‧控制電路
    602‧‧‧固定電阻
    604‧‧‧n通道場效電晶體
    700‧‧‧輸出電路
    712‧‧‧上拉電晶體
    714‧‧‧下拉電晶體
    740‧‧‧輸出節點
    765‧‧‧上拉電晶體之汲極
    774‧‧‧下拉電晶體之汲極
    790‧‧‧控制電路
    795‧‧‧控制電路
    800‧‧‧記憶體
    802‧‧‧記憶體單元陣列
    806‧‧‧命令解碼器
    808‧‧‧命令匯流排
    810‧‧‧位址鎖存器
    820‧‧‧位址匯流排
    822‧‧‧列位址解碼器
    824‧‧‧字線驅動器
    828‧‧‧行位址解碼器
    830‧‧‧讀取/寫入電路
    834‧‧‧資料輸出電路
    836‧‧‧靜電放電保護電路
    840‧‧‧輸入-輸出匯流排
    842‧‧‧輸出襯墊
    844‧‧‧資料輸入電路
    846‧‧‧輸入襯墊
    848‧‧‧靜電放電保護電路
    I1‧‧‧電流
    I2‧‧‧電流
    I3‧‧‧電流
    I4‧‧‧電流
    R1‧‧‧電阻
    R2‧‧‧電阻
    圖1係具有根據本發明之一實施例之一驅動器電路及一保護電路之一輸出電路之一示意圖。
    圖2係具有根據本發明之一實施例之一驅動器電路及ESD保護電路之一輸出電路之一示意圖。
    圖3係根據本發明之一實施例之一結合輸出電路/ESD保護電路之一示意圖。
    圖4係實施圖3之根據本發明之一實施例之結合輸出電路/ESD保護電路之一積體電路之一橫截面圖。
    圖5係具有根據本發明之一實施例之基極調變之一結合輸出電路/ESD保護電路之一示意圖。
    圖6係根據本發明之一實施例之一控制電路之一示意圖。
    圖7係具有根據本發明之一實施例之兩個控制電路之一結合輸出電路/ESD保護電路之一示意圖。
    圖8係具有具備根據本發明之一實施例之ESD保護電路之輸入及輸出電路之一記憶體系統之一方塊圖。
    100‧‧‧輸出電路
    110‧‧‧驅動器電路
    112‧‧‧上拉電晶體
    114‧‧‧下拉電晶體
    120‧‧‧保護電路
    140‧‧‧輸出節點
    权利要求:
    Claims (28)
    [1] 一種積體電路，其包括：一電晶體，其耦合至一節點；及一閘流器，其耦合至該節點且經組態以耗散與該節點處之一雜訊事件相關聯之一電流及/或一電壓；其中該閘流器與第一電晶體共用一摻雜井區域。
    [2] 如請求項1之積體電路，其中該摻雜井區域之電阻經組態以被調變。
    [3] 如請求項1之積體電路，其中該電晶體係一第一電晶體，該閘流器係一第一閘流器，且該摻雜井區域係一第一摻雜井區域，該積體電路進一步包括：一第二電晶體；一第二閘流器，其耦合至該節點且經組態以耗散與該ESD事件相關聯之電流；其中該第二閘流器與該第二電晶體共用一第二摻雜井區域。
    [4] 如請求項3之積體電路，其中該第二摻雜井區域之電阻經組態以被調變。
    [5] 如請求項3之積體電路，其中該第一電晶體及該第二電晶體形成一輸出電路。
    [6] 如請求項5之積體電路，其中該輸出電路係一輸出驅動器。
    [7] 如請求項5之積體電路，其中該輸出電路係一輸入驅動器。
    [8] 如請求項1之積體電路，其中該雜訊事件係一靜電放電(ESD)事件。
    [9] 如請求項1之積體電路，其進一步包括一ESD夾鉗。
    [10] 一種設備，其包括：一第一井，其摻雜有一第一摻雜劑類型；該第一井內之一第一區域，其摻雜有一第二摻雜劑類型；一第二井，其摻雜有該第二摻雜劑類型，該第二井在該第一井內；該第二井內之一第二區域，其摻雜有該第一摻雜劑類型；一閘極；及一汲極區域；其中該汲極區域、該閘極及該等第一及第二區域之一者一起形成一保護電路之一電晶體，且該第一井、該第一區域、該第二井及該第二區域一起形成一閘流器。
    [11] 如請求項10之設備，其進一步包括經組態以調變該第一井之電阻之一控制電路，該控制電路包括：一電阻；及一第二電晶體，其與該電阻並聯耦合。
    [12] 如請求項11之設備，其中該第二電晶體包括：一源極；及一本體；其中該本體及該源極耦合至一參考電壓節點。
    [13] 如請求項10之設備，其中該等區域及井包含於一個三井結構中。
    [14] 如請求項10之設備，該第一區域耦合至一輸入節點或一輸出節點。
    [15] 一種電路，其包括：一保護電晶體，其耦合至一電力節點及一信號節點；一保護電路，其耦合於該電力節點與該信號節點之間，且具有一第一及第二電晶體，其中該保護電晶體之一本體形成於其中形成該第一電晶體之一基極及該第二電晶體之一集極之一半導體摻雜井中。
    [16] 如請求項15之電路，其中該保護電路進一步包含耦合於該電力節點與該信號節點之間之一個二極體。
    [17] 如請求項15之電路，其中該第二電晶體之一基極及一射極亦形成一個二極體。
    [18] 如請求項15之電路，其中該保護電晶體包括一下拉電晶體且該電力節點包括一參考電壓節點，該保護電晶體進一步包括耦合於一電壓供應器節點與該信號節點之間之一上拉電晶體，且其中該保護電路進一步包括第三及第四電晶體，該上拉電晶體之一本體形成於其中形成該第三電晶體之一基極及該第四電晶體之一集極之一半導體摻雜井中。
    [19] 如請求項15之電路，其中該電力節點包括一參考電壓節點且該保護電路進一步包含一控制電路，該控制電路具有耦合至該第一電晶體之該基極及該第二電晶體之該集極之一可變阻抗，該控制電路進一步耦合至該參考電壓節點。
    [20] 如請求項19之電路，其中該控制電路進一步包括：一電晶體，其與該可變阻抗並聯耦合。
    [21] 如請求項19之電路，其中該等上拉及下拉電晶體形成一輸出驅動器電路且該信號節點係一輸出節點。
    [22] 如請求項18之電路，其中該下拉電晶體經組態以回應於該信號節點處之一ESD事件提供一反向偏壓洩漏電流，該洩漏電流提供給其中形成該第一電晶體之該基極之該半導體摻雜井且流至該參考電壓節點。
    [23] 一種方法，其包括：使用由至少部分形成於一半導體摻雜井中之與一閘流器之一第一區域共用該半導體摻雜井之一電晶體提供之洩漏電流觸發該閘流器以將電流自一信號節點傳導至一電力節點，該等洩漏電流回應於該信號節點處之一雜訊事件而提供且該等洩漏電流增加該半導體摻雜井之一電壓以正向偏壓該閘流器之該第一區域及一第二區域；及透過所觸發之閘流器將由該雜訊事件所致之電流傳導至該電力節點。
    [24] 如請求項23之方法，其中該半導體摻雜井具有一固有電阻，其進一步包括：選擇性地增加電阻以增加該半導體摻雜井之一有效電阻使其超出該半導體摻雜井之該固有電阻。
    [25] 如請求項24之方法，其中當具體實施該閘流器之一裝置關閉時選擇性地增加該電阻。
    [26] 如請求項24之方法，其進一步包括：選擇性地移除該電阻以降低該半導體摻雜井之該有效電阻以使其近似該半導體摻雜井之該固有電阻。
    [27] 如請求項23之方法，其中該第一區域包括一基極區域且該第二區域包括一集極區域。
    [28] 如請求項23之方法，其中該電力節點係一參考電壓節點，該閘流器係一第一閘流器，該電晶體係一第一電晶體，且該半導體摻雜井係一第一半導體摻雜井，該方法進一步包括：使用由形成於一第二半導體摻雜井中之與一第二閘流器之一第一區域共用該第二半導體摻雜井之一第二電晶體提供之洩漏電流觸發該第二閘流器以將電流自一電壓供應器節點傳導至該信號節點，該等洩漏電流回應於該信號節點處之一雜訊事件而提供且該等洩漏電流降低該第二半導體摻雜井之一電壓以正向偏壓該第二閘流器之該第一區域及一第二區域；及透過所觸發之第二閘流器自該電壓供應器節點傳導由該雜訊事件所致之電流。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI485834B|2015-05-21|結合靜電放電保護電路及方法
    US8049250B2|2011-11-01|Circuit and method for power clamp triggered dual SCR ESD protection
    JP3174636B2|2001-06-11|Ｃｍｏｓ集積回路用静電放電保護
    US5452171A|1995-09-19|Electrostatic discharge protection circuit for integrated circuits
    JP4515822B2|2010-08-04|静電保護回路及びこれを用いた半導体集積回路装置
    US7304827B2|2007-12-04|ESD protection circuits for mixed-voltage buffers
    US6989980B2|2006-01-24|Semiconductor device having a protection circuit
    US9705318B2|2017-07-11|Over-limit electrical condition protection circuits for integrated circuits
    US20040160717A1|2004-08-19|Destructive electrical transient protection
    US7907373B2|2011-03-15|Electrostatic discharge circuit
    JPH06163824A|1994-06-10|半導体集積回路
    JPH08288404A|1996-11-01|ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路
    US6239958B1|2001-05-29|Electrostatic damage protection circuit and dynamic random access memory
    US9490631B2|2016-11-08|Over-limit electrical condition protection circuits and methods
    KR0128508B1|1998-04-04|출력 버퍼의 정전 방전 보호 회로를 구비한 집적 회로
    US20060268478A1|2006-11-30|Methods and Apparatus for Electrostatic Discharge Protection in a Semiconductor Circuit
    US10020299B2|2018-07-10|Electrostatic discharge protection using a guard region
    US20090040668A1|2009-02-12|Esd protection circuits for mixed-voltage buffers
    JP6159007B2|2017-07-05|過電圧保護用装置および方法
    WO1999065079A1|1999-12-16|A method of programmability and an architecture for cold sparing of cmos arrays
    US20060187595A1|2006-08-24|Apparatus and method for controlling leakage current in bipolar esd clamping devices
    KR101239102B1|2013-03-06|Ｅｓｄ보호 회로
    KR100639221B1|2006-11-01|반도체회로용 정전기 보호소자
    US10454269B2|2019-10-22|Dynamically triggered electrostatic discharge cell
    US11056879B2|2021-07-06|Snapback clamps for ESD protection with voltage limited, centralized triggering scheme
    同族专利:
    公开号 | 公开日
    US9209620B2|2015-12-08|
    WO2013028567A2|2013-02-28|
    US20130050887A1|2013-02-28|
    CN103733336B|2017-02-15|
    CN103733336A|2014-04-16|
    TWI485834B|2015-05-21|
    US8611058B2|2013-12-17|
    WO2013028567A3|2013-07-11|
    US20140104733A1|2014-04-17|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US10192817B2|2015-09-14|2019-01-29|Realtek Semiconductor Corp.|Electrostatic discharge protection element|
    TWI747510B|2020-09-21|2021-11-21|世界先進積體電路股份有限公司|靜電放電保護電路以及半導體電路|US5691213A|1995-09-15|1997-11-25|Vanguard International Semiconductor Corporation|Low capacitance input/output integrated circuit|
    US5793066A|1995-09-26|1998-08-11|International Rectifier Corporation|Base resistance controlled thyristor structure with high-density layout for increased current capacity|
    US6130811A|1997-01-07|2000-10-10|Micron Technology, Inc.|Device and method for protecting an integrated circuit during an ESD event|
    KR100240872B1|1997-02-17|2000-01-15|윤종용|정전기 방전 보호 회로 및 그것을 구비하는 집적 회로|
    JPH1140686A|1997-07-23|1999-02-12|Rohm Co Ltd|半導体集積回路装置|
    WO1999017369A1|1997-09-30|1999-04-08|Infineon Technologies Ag|Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung|
    US6233130B1|1998-07-30|2001-05-15|Winbond Electronics Corp.|ESD Protection device integrated with SCR|
    JP3573674B2|1999-12-27|2004-10-06|Ｎｅｃエレクトロニクス株式会社|半導体集積回路の入出力保護装置とその保護方法|
    US6430016B1|2000-02-11|2002-08-06|Micron Technology, Inc.|Setpoint silicon controlled rectifier electrostatic discharge core clamp|
    US6492208B1|2000-09-28|2002-12-10|Taiwan Semiconductor Manufacturing Company|Embedded SCR protection device for output and input pad|
    US6850397B2|2000-11-06|2005-02-01|Sarnoff Corporation|Silicon controlled rectifier electrostatic discharge protection device for power supply lines with powerdown mode of operation|
    JP4005920B2|2001-03-16|2007-11-14|サーノフコーポレーション|ラッチアップ耐性のための高保持電流を有する静電放電保護構造|
    US7548401B2|2001-03-16|2009-06-16|Sarnoff Corporation|Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies|
    US6747501B2|2001-07-13|2004-06-08|Industrial Technology Research Institute|Dual-triggered electrostatic discharge protection circuit|
    TW518738B|2001-09-24|2003-01-21|Faraday Tech Corp|Chip with built-in CMOS having whole-chip ESD protection circuit with low capacitance|
    US6624660B2|2001-12-06|2003-09-23|Micron Technology, Inc.|CMOS output driver for semiconductor device and related method for improving latch-up immunity in a CMOS output driver|
    US20040100745A1|2002-11-21|2004-05-27|Industrial Technology Research Institute|Silicon-controlled rectifier with dynamic holding voltage for on-chip electrostatic discharge protection|
    DE102004007655B8|2004-02-17|2013-10-10|Infineon Technologies Ag|Halbleiterschaltungen mit ESD-Schutzvorrichtung mit einer mit einem Substrat- oder Guard-Ring-Kontakt kontaktierten ESD-Schutzschaltung|
    US8890248B2|2004-08-26|2014-11-18|Texas Instruments Incorporation|Bi-directional ESD protection circuit|
    JP2006080160A|2004-09-07|2006-03-23|Toshiba Corp|静電保護回路|
    JP4746346B2|2005-04-28|2011-08-10|株式会社東芝|半導体装置|
    JP4696701B2|2005-06-07|2011-06-08|ソニー株式会社|抵抗回路|
    US7825473B2|2005-07-21|2010-11-02|Industrial Technology Research Institute|Initial-on SCR device for on-chip ESD protection|
    TW200739876A|2005-10-06|2007-10-16|Nxp Bv|Electrostatic discharge protection device|
    US7910950B1|2006-04-13|2011-03-22|National Semiconductor Corporation|High voltage ESD LDMOS-SCR with gate reference voltage|
    US7672100B2|2006-05-23|2010-03-02|Sofics Bvba|Electrostatic discharge protection structures with reduced latch-up risks|
    TWI368980B|2006-10-13|2012-07-21|Macronix Int Co Ltd|Electrostatic discharge device for pad and method and structure thereof|
    JP2008130994A|2006-11-24|2008-06-05|Toshiba Corp|静電保護回路|
    KR100831269B1|2006-12-29|2008-05-22|동부일렉트로닉스 주식회사|반도체 집적회로 소자를 정전기 방전으로부터 보호하는장치|
    US8279566B2|2008-04-30|2012-10-02|Freescale Semiconductor, Inc.|Multi-voltage electrostatic discharge protection|
    KR20100003569A|2008-07-01|2010-01-11|서경대학교 산학협력단|사이리스터를 이용한 ｅｓｄ 보호 회로|
    US8253165B2|2008-11-04|2012-08-28|Macronix International Co., Ltd.|Structures for lowering trigger voltage in an electrostatic discharge protection device|
    US8693148B2|2009-01-08|2014-04-08|Micron Technology, Inc.|Over-limit electrical condition protection circuits for integrated circuits|
    US8467162B2|2010-12-30|2013-06-18|United Microelectronics Corp.|ESD protection circuit and ESD protection device thereof|
    US8611058B2|2011-08-23|2013-12-17|Micron Technology, Inc.|Combination ESD protection circuits and methods|
    US8724268B2|2011-08-30|2014-05-13|Micron Technology, Inc.|Over-limit electrical condition protection circuits and methods|US8693148B2|2009-01-08|2014-04-08|Micron Technology, Inc.|Over-limit electrical condition protection circuits for integrated circuits|
    US8611058B2|2011-08-23|2013-12-17|Micron Technology, Inc.|Combination ESD protection circuits and methods|
    US8724268B2|2011-08-30|2014-05-13|Micron Technology, Inc.|Over-limit electrical condition protection circuits and methods|
    US9391062B2|2011-11-22|2016-07-12|Micron Technology, Inc.|Apparatuses, circuits, and methods for protection circuits for dual-direction nodes|
    US9281682B2|2013-03-12|2016-03-08|Micron Technology, Inc.|Apparatuses and method for over-voltage event protection|
    US10283959B2|2014-08-01|2019-05-07|International Business Machines Corporation|ESD state-controlled semiconductor-controlled rectifier|
    KR102241647B1|2014-12-24|2021-04-20|삼성전자주식회사|순간 전압 강하를 감소시키는 반도체 장치|
    US9929139B2|2015-03-09|2018-03-27|Apple Inc.|Modular electrostatic dischargeprotection|
    US9633992B1|2016-02-23|2017-04-25|Vanguard International Semiconductor Corporation|Electrostatic discharge protection device|
    TWI697092B|2016-08-08|2020-06-21|聯華電子股份有限公司|半導體靜電放電保護電路、半導體靜電放電保護元件及其佈局結構|
    US10325901B1|2017-01-05|2019-06-18|Xilinx, Inc.|Circuit for increasing the impedance of an ESD path in an input/output circuit and method of implementing the same|
    US10600776B2|2017-02-24|2020-03-24|Nxp B.V.|Device and method for electrostatic dischargeprotection|
    US10205381B1|2018-05-10|2019-02-12|Vlt, Inc.|Start-up control in power systems using fixed-ratio power conversion|
    TWI711240B|2019-07-30|2020-11-21|長庚大學|寬能隙半導體元件於靜電放電與電磁脈衝之防護方法以及靜電放電與電磁脈衝之防護裝置|
    JP2021022687A|2019-07-30|2021-02-18|セイコーエプソン株式会社|静電気保護回路|
    TWI739629B|2019-11-01|2021-09-11|立積電子股份有限公司|具有靜電放電保護機制的積體電路|
    CN113540070A|2020-04-20|2021-10-22|长鑫存储技术有限公司|静电保护电路|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/216,147|US8611058B2|2011-08-23|2011-08-23|Combination ESD protection circuits and methods|
    [返回顶部]